verilog语言编程

1. 什么是verilog语言？

什么是verilog语言？

Verilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 　　Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述． 　　Verilog HDL进行设计最大的优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路． 　　Verilog HDL是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述ASICs和FPGA的设计之用。Verilog 的设计者想要以 C 编程语言为基础设计一种语言，可以使工程师比较容易学习。 　　Verilog 是由en:Gateway Design Automation公司于大约1984年开始发展。Gateway Design Automation公司后来被 Cadence Design Systems于1990年所购并。现在 Cadence 对于 Gateway 公司的 Verilog 和 Verilog-XL 模拟器拥有全部的财产权。 如果您是专用集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是***用verilog进行IC设计。 设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。

Verilog是一种硬件描述语言，全称叫做Verilog Hardware Description Language。 Verilog HDL是工业界主流的数字芯片设计结构描述语言，语法结构与C语言有些相似，上手比较容易。

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